ZYNQ_PLPS_LOOP 摘要：在ZYNQ中设计了自定义的PL端数据处理器，通过DMA连接到AXI总线，完成了PS和该PL端的数据交互等功能。 开发板型号：Zynq-7000 SoC XC7Z305 FPGA 开发平台：Vivado 2019.1； Vivado SDK 2019.1 Github源码：https://github.com/CY0807/Vivado_FIFO_Test.git （1）vivado_project存放了vivado和sdk原始工程文件 （2）c_project_demo存放了sdk工程中所用的核心代码 （3）image中存放了项目运行中间过程的重要截图 Block Design如图所示： （1）例化了vivado库的AXI DMA挂在ZYNQ的AXI4 HP总线上，并将DMA的两个AXI4-Stream输入输入出接口引到Block Design的接口上，这两个接口在Block Design的上层模块中与自定义设计的PL端数据处理器连接，实现PS端与自定义PL端的大批量数据流交互。...
